Villach – 26. Februar 2004 – Infineon Technologies AG hat auf der ISSCC 2004 (14. bis 19. Februar in San Francisco) in mehreren Beiträgen innovative CMOS-basierte Schaltungen für die drahtlose und drahtgebundene Kommunikation gezeigt. Die Designs markieren wichtige Meilensteine auf dem Weg zur nächsten Generation der High-Speed-Kommunikation mit bisher unerreichten Leistungsmerkmalen. Dazu gehören ein vierkanaliges ADSL2+ Analog Front End mit sehr geringer Verlustleistung, ein leistungsoptimierter Delta-Sigma-Modulator für ADSL, die erste vollintegierte 13-GHz-PLL-Schaltung in CMOS und ein schneller 10-bit-AD-Wandler mit neuen Algorithmen für Wireless-LAN-Anwendungen.

Vierkanaliges Analog Front End für ADSL2+ benötigt nur 75 mW je Kanal

Der populäre ADSL (Asymmetric Digital Subscriber Line)-Standard in der drahtgebundenen Kommunikation wurde vor wenigen Monaten mit dem neuen ADSL2+ Standard erweitert. Damit verwendet ADSL nun für das Signal vom Netzwerk zum Endteilnehmer (Downstream) einen Frequenzbereich bis 2,2 MHz, und als Option einen erweiterten Bereich bis über 4 MHz. Dies erlaubt viel höhere Datenraten auf kurzen Leitungen und damit völlig neue Anwendungen. Der im ISSCC-Beitrag von Infineon vorgestellte AFE(Analog Front End)-Baustein unterstützt den neuen ADSL2+ Standard und ist in allen wichtigen Parametern optimiert. Bei dieser Schaltung handelt es sich um einen Mixed-Signal-Baustein mit sehr kleiner Verlustleistung in 0,13- µm-CMOS-Technologie. Das AFE bietet vier Kanäle und enthält alle erforderlichen Funktionalitäten: analoge und digitale Codec-Blöcke, Filter, 14-bit-AD- und -DA-Wandler. Sehr hoher Integrationsgrad, extrem niedrige Verlustleistung mit nur 75 mW je Kanal, kleine Siliziumfläche und gute Fertigbarkeit erlauben höchst effiziente Systemlösungen für alle neuen ADSL-Standards. In Bezug auf die Genauigkeit der Analog-Digital- wie auch Digital-Analog-Umsetzer, der Linearität des Empfangs- und Sendepfades und der aufgenommenen elektrischen Leistung bietet der von Infineon entwickelte IC einen doppelt so hohen „Wirkungsgrad“ als bisher vorgestellte ADSL-Analog-Chips.

Leistungsoptimierter 14-Bit-SC-Delta-Sigma-Modulator für ADSL

Infineon stellte einen äußerst leistungsfähigen A/D-Umsetzer in 130-nm-CMOS-Technologie vor. Der A/D-Umsetzer wurde für eine ADSL-Linecard-Lösung in Vermittlungsstellen entwickelt. Diese Applikationen erfordern hochauflösende AD-Wandler mit großen Bandbreiten und stellen eine der Schlüsselfunktionen eines ADSL Chip-Satzes dar. Auf der anderen Seite ist die Leistungsaufnahme oft der limitierende Faktor beim Design hochintegrierter ADSL-Linecards. Die für den neuen AD-Wandler benötigte Chipfläche (und damit Kosten) sowie die Verlustleistung (8 mW bei 1,5 V Versorgung und Betrieb mit 105 MHz) der von Infineon entwickelten Schaltung ist im Vergleich zu bisher veröffentlichten A/D-Umsetzern für ADSL-Anwendungen deutlich geringer.

Der A/D-Umsetzer arbeitet nach dem Prinzip der Delta-Sigma-Modulation. Neben einer hohen Überabtastung wird auch die vorhandene Rauschleistung spektral geformt, sodass eine hohe Auflösung von 14 bzw. 13 bit mit einer entsprechenden Signalbandbreite von 276 kHz bzw. 1,5 MHz erzielt wird. Das verwendete Prinzip der geschalteten Kapazitäten ermöglicht eine robuste Implementierung, da die relative Genauigkeit von integrierten Kondensatoren in der Fertigung sehr gut produzierbar ist. Moderne CMOS-Technologien arbeiten mit reduzierten Versorgungsspannungen, was die erzielbare Signalamplitude senkt und eine besondere Herausforderung für die Mixed-Signal-Entwicklung von derartigen ADUs darstellt. Die Infineon-Lösung basiert auf einer neu entwickelten Topologie, die den Signalfluss derart begünstigt, sodass der Nachteil einer verringerten Versorgungsspannung kompensiert wird.

Komplett integrierte CMOS-PLL-Schaltung mit 13 GHz

Bei dieser von Infineon entwickelten Schaltung handelt es sich um einen speziellen Phasenregelkreis (Phase Locked Loop, PLL), der in einer Kooperation des Development Centers Villach und Corporate Research in München entwickelt wurde. Diese PLL hat die höchste Ausgangsfrequenz (13 GHz) aller bislang veröffentlichten Schaltungen in einer CMOS-Technologie. Bislang waren solch hochfrequente PLLs nur in Bipolartechnik realisierbar. Die Machbarkeit eines derartigen Moduls in CMOS-Technologie ermöglicht für zukünftige hochfrequente Kommunikationssysteme die Integration von Sender und Empfänger gemeinsam mit der digitalen Signalverarbeitung auf einem Chip, und somit kostengünstige Systemlösungen.

PLLs finden unter anderem in der Frequenzsynthese Einsatz, bei welcher eine niedrige Frequenz um einen Faktor N auf eine hohe Frequenz umgesetzt wird. Die „Sigma Delta Fractional-N“-Technik ermöglicht hierbei auch die Multiplikation, um einen nicht ganzzahligen Wert N, ohne einen Performanceverlust hinnehmen zu müssen. Dadurch kann die Ausgangsfrequenz in feineren Schritten programmiert werden. Die gesamte Leistungsaufnahme der 13-GHz-PLL beträgt nur 60 mW bei 1,5 V Versorgungsspannung. Benötigt werden solch hohe Frequenzen für zukünftige drahtgebundene sowie drahtlose Kommunikationssysteme mit hohen Datenraten. Eine konkrete Anwendung ist etwa ein Forschungsprojekt für einen Wireless Local Area Network (WLAN) Chipsatz mit drahtloser Datenübertragung im 17-GHz-Frequenzband. Die PLL liefert hier den grundlegenden Takt für Sender als auch Empfänger.

10-bit-CMOS-AD-Wandler mit 80 MHz und neuen Algorithmen für Wireless-LAN

Basisband-Prozessoren für die neuen drahtlosen LAN-Standards verlangen nach schnellen CMOS-AD-Wandlern. Besonders für tragbare und kostenkritische Applikationen sind der Einsatz von CMOS und reduzierte Chipflächen unabdingbar, um den Performance-Anforderungen bei gleichzeitig geringer Verlustleistung gerecht zu werden. Infineon stellte einen 10-bit-Pipeline-AD-Wandler mit 80 MHz vor, der nur 22 mA bei 1,5 V benötigt. Damit konnte die Leistungsaufnahme gegenüber bisherigen vergleichbaren Designs etwa halbiert werden. Implementiert in 130-nm-CMOS-Technologie benötigt die komplette Schaltung nur eine Chipfläche von 0,3 mm2, was zu deutlich geringeren Kosten führt. Diese Leistungssteigerung wurde auf Basis einer konventionellen 1,5-bit-Pipeline-Architektur durch den Einsatz zweier neuer Algorithmen erreicht: Dynamic Range Doubling (DRD) und Dynamic Reference Selection (DRS).