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Infineon Technologies AG

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Pressemitteilung vom 14.12.2004

Infineon präsentiert Durchbruch bei der DRAM-Trench-Technologie und erläutert Skalierbarkeit auf Stukturbreiten von 70 Nanometer
München, 14. Dezember 2004 – Infineon Technologies AG stellte eine fertigungsoptimierte 70-nm-Prozesstechnologie für künftige DRAM-Generationen basierend auf Deep-Trench (DT)-Zellen und 300-mm-Wafern auf dem IEEE International Electron Devices Meeting (IEDM) 2004 in San Francisco (13. bis 15 Dezember) vor. Etwa 25 Prozent der weltweiten DRAM-Produktion werden derzeit mit Trench-Technologien gefertigt. Infineon präsentierte in dem Vortrag das komplette Integrationsschema und die wesentlichen technischen Merkmale des neuen Verfahrens, das sich durch die erstmalige Nutzung eines High-k-Dielektrikums in einem Trench-basierten DRAM-Fertigungsprozess auszeichnet. Die Ergebnisse des 70-nm-Programms von Infineon stellen einen technologischen Durchbruch auf dem Weg zu noch kleineren Strukturbreiten in der Trench-Technologie dar.

Infineon erwartet von diesem technologischen Fortschritt in der 70-nm-Prozess-technologie eine Steigerung der Produktivität seiner DRAM-Fertigung auf 300-mm-Wafern und damit eine Erhöhung seiner DRAM-Produktion. Durch kleinere Prozessstrukturen wird die Chipfläche um etwa 30 Prozent reduziert und dadurch die Chip-Ausbeute pro Wafer gesteigert. Gemäß den neusten Prognosen des Marktforschungsunternehmens Gartner Dataquest wird die weltweite DRAM-Nachfrage bezogen auf die Speicherkapazität von 2003 bis 2008 mit einer durchschnittlichen jährlichen Wachstumsrate in Höhe von 51 Prozent steigen. Die Speicher werden in vielfältigen Anwendungen von Computern über die Datensicherung bis hin zur Unterhaltungselektronik eingesetzt.

Die von Infineon präsentierte 70-nm-Trench-Technologie setzt erstmals ein Isolationsmaterial (Al2O3) mit hoher Dielektrizitätskonstante in einem Trench-Kondensator ein. Die Verwendung von derartigen Materialien zwischen den Kondensatorplatten führt zu einer wesentlichen Erhöhung der Kapazität und erlaubt damit die Fertigung von Kondensatoren mit kleineren Abmessungen. Darüber hinaus kommen verschiedene technische Innovationen zum Tragen, deren Funktionalität bereits bei Speicherkomponenten mit 90-nm Strukturbreiten demonstriert wurde. Zu den neuen Designmerkmalen zählt u.a. das symmetrische „Checkerboard“ (CKB)-Zell-Layout, das entscheidende Vorteile bei der Lithographie und bei Ätzprozessen mit einem hohen Abbildungsverhältnis (Aspect Ratio) bietet. Eine weitere Steigerung der Kondensatorfläche und damit der Kapazität wurde durch die Einbringung von kugelförmigen Siliziumablagerungen, so genannten „Hemispherical Silicon Grains“ (HSG), in den Kondensator in Kombination mit einem Trench-Kondensator in Flaschenform erzielt.

Die DRAM-Technologie steht bei der weiteren Miniaturisierung der Speicherzellen großen Herausforderungen gegenüber, weil die Dotierung erhöht werden muss, um so genannte Short-Channel-Effekte zu verringern. Andererseits hängt der Datenerhalt wiederum wesentlich von dem elektrischen Feld der Sperrschicht des Bauelements, die mit dem Speicherkondensator verbunden ist, ab. Die Wechselwirkung der Datenerhaltungszeit mit dem größeren elektrischen Feld wird hauptsächlich durch die stärkeren Leckströme bei höherer Dotierungskonzentration bedingt und wurde in der Literatur mehrfach beschrieben. Lösungsvorschläge für dieses Problem sind u.a. vertikale Zugriffstransistoren in der DT-Technologie oder in Vertiefungen verlagerte Bauelementestrukturen bei der Stack-Kondensator-Technik. Die grundsätzliche Idee bei diesen Ansätzen ist die Verlängerung des Transistor-Kanals in die Siliziumoberfläche hinein, um geringere Dotierungen zu ermöglichen. Allerdings gehen diese Methoden zu Lasten der Stromergiebigkeit des Bauelements (Device Drive Current).

Im Gegensatz zu den herkömmlichen Verfahren geht Infineon bei der Skalierung der neuen DRAM-Zelle mit einem in hohem Maße unsymmetrischen, inhomogenen Dotierungsprofil entlang des Kanals einen neuen Weg. Mit dieser Methode konnten die Infineon-Forscher die DRAM-Speicherzelle mit planarem Transistor weiter verkleinern und dabei auch einen nachhaltigen Vorteil bei der Stromergiebigkeit erzielen. Außerdem ist es für einen langen Datenerhalt wichtig, die Verluste bei der Speicherkapazität bedingt durch die kleineren Strukturbreiten zu kompensieren. In der DT-Technologie können sehr große Tiefe-zu-Breite-Verhältnisse von mehr als 70:1 erreicht und so auch bei noch kleineren Strukturen ausreichend Speicherkapazitäten geschaffen werden.

Infineon fertigt derzeit den Großteil der DRAM-Produktion mit Strukturbreiten von 110-nm. Die Trench-Zellen bieten die industrieweit beste Flächeneffizienz. Dies führt zu relativ kleinen Chipflächen, einer hohen Ausbeute an Chips pro Wafer und folglich reduzierten Fertigungskosten.

Die präsentierten Forschungsergebnisse beruhen auf der gemeinsamen Entwicklung der 90nm- und 70nm-DRAM-Fertigungstechnologien durch Infineon Technologies AG und Nanya Technology Corporation im Rahmen der Infineon Nanya Trench Alliance (INTA) in Dresden. Die Forschungsergebnisse dieses Vortrags wurden zum Teil mit Unterstützung durch EPRE-Programme der Europäischen Gemeinschaft und durch Förderprogramme des Sächsischen Staates erzielt.


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